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Cadence的高速PCB设想

宣布时辰:2015-08-18 08:16:58 分类:材料中间

 1 弁言

  跟着人们对通讯须要的不时进步,请求旌旗灯号的传输和处置的速度愈来愈快.响应的高速PCB的利用也愈来愈广,设想也愈来愈庞杂.高速电路有两个方面的寄义:一是频次高,凡是以为数字电路的频次到达或是逾越45MHz至50MHz,并且任务在这个频次之上的电路已占到了全数系统的三分之一,就称为高速电路.别的从旌旗灯号的回升与降落时辰斟酌,当旌旗灯号的回升时辰小于6倍旌旗灯号传输延不时即以为旌旗灯号是高速旌旗灯号,此时斟酌的与旌旗灯号的详细频次有关.

  2 高速PCB设想的根基内容

  高速电路设想在古代电路设想中所占的比例愈来愈大,设想难度也愈来愈高,它的处置不只须要高速器件,更须要设想者的聪明和细心的任务,必须当真研讨阐发详细环境,处置存在的高速电路题目.普通说来首要包含三方面的设想:旌旗灯号完全性设想、电磁兼容设想、电源完全性设想.

  2.1 旌旗灯号完全性(signal integrity)设想

  旌旗灯号完全性是指旌旗灯号在旌旗灯号线上的品质.旌旗灯号具备杰出的旌旗灯号完全性是指当在须要的时辰,具备所必需到达的电压电平数值.差的旌旗灯号完全性不是由某一身分致使的,而是由板级设想中多种身分派合激发的.出格是在高速电路中,所利用的芯片的切换速度过快、端接元件布设不公道、电路的互联不公道等城市激发旌旗灯号的完全性题目.详细首要包含串扰、反射、过冲与下冲、振荡、旌旗灯号提早等.

  2.1.1 串扰(crosstalk)

  串扰是相邻两条旌旗灯号线之间的不须要的耦合,旌旗灯号线之间的互感和互容激发线上的噪声.是以也就把它分为理性串扰和容性串扰,别离激发耦合电流和耦合电压.当旌旗灯号的边缘速度低于1ns时,串扰题目就应当斟酌.若是旌旗灯号线上有交变的旌旗灯号电畅经由进程期,会发生交变的磁场,处于磁场中的相邻的旌旗灯号线会感到出旌旗灯号电压.普通PCB板层的参数、旌旗灯号线间距、驱动端和领受真个电气特征及旌旗灯号线的端接体例对串扰都有必然的影响.在Cadence的旌旗灯号仿真东西中能够或许同时对6条耦合旌旗灯号线停止串扰后仿真,能够或许设置的扫描参数有:PCB的介电常数,介质的厚度,沉铜厚度,旌旗灯号线长度和宽度,旌旗灯号线的间距.仿真时还必须指定一个受损害的旌旗灯号线,也便是考查别的的旌旗灯号线对本条线路的搅扰环境,鼓励设置为常高或是常低,如许就能够或许测到其余旌旗灯号线对本条旌旗灯号线的感到电压的总和,从而能够或许获得知足请求的小间距和大并行长度.

  2.1.2 反射(reflection)

  反射和咱们所晓得的光颠末不持续的介质时城市有局部能量反射返来一样,便是旌旗灯号在传输线上的回波.此时旌旗灯号功率不全数传输到负载处,有一局部被反射返来了.在高速的PCB中导线必须等效为传输线,按照传输线现实,若是源端与负载端具备不异的阻抗,反射就不会发生了.两者阻抗不婚配会激发反射,负载会将一局部电压反射回源端.按照负载阻抗和源阻抗的干系巨细不同,反射电压能够或许为正,也能够或许为负.若是反射旌旗灯号很强,叠加在原旌旗灯号上,很能够或许转变逻辑状况,致使领受数据毛病.若是在时钟旌旗灯号上能够或许激发时钟沿不枯燥,进而激发误触发.普通布线的几多外形、不精确的线端接、颠末毗连器的传输及电源立体的不持续等身分均会致使此类反射. 别的常有一个输入多个领受,这时辰不同的布线战略发生的反射对每一个领受真个影响也不不异,以是布线战略也是影响反射的一个不可轻忽的身分.

  2.1.3 过冲(overshoot)和下冲(undershoot)

  过冲是因为电路切换速度过快和下面提到的反射所激发的旌旗灯号跳变,也便是旌旗灯号一个峰值逾越了峰值或谷值的设定电压.下冲是指下一个谷值或峰值.过分的过冲能够或许激发掩护二极管任务, 致使过早地生效,严峻的还会破坏器件.过分的下冲能够或许激发假的时钟或数据毛病.它们能够或许经由进程增添恰当端接予以削减或消弭.

  2.1.4 振荡(ringing)和环抱振荡(rounding)

  振荡的景象是频频呈现过冲和下冲.旌旗灯号的振荡和环抱振荡由线上过分的电感和电容激发的领受端与传输线和源真个阻抗不婚配而发生的,凡是发生在逻辑电平门限四周,屡次逾越逻辑电平门限会致使逻辑功效杂乱.振荡和环抱振荡同反射一样也是由多种身分激发的,振荡能够或许经由进程恰当的端接或是转变PCB参数予以减小,可是不能够或许完全消弭.

  在Cadence的旌旗灯号仿真软件中,将以上的旌旗灯号完全性题目都放在反射参数中去怀抱.在领受和驱动器件的IBIS模子库中,咱们只须要设置不同的传输线阻抗参数、电阻值、旌旗灯号传输速度和挑选微带线仍是带状线,就能够或许经由进程仿真东西间接计较出旌旗灯号的波形和响应的数据,如许就能够或许找出婚配的传输线阻抗值、电阻值、旌旗灯号传输速度,在对应的PCB软件Allegro中,就能够或许按照绝对应的传输线阻抗值和旌旗灯号传输速度获得各层中绝对应旌旗灯号线的宽度(需提早设好叠层的挨次和各参数).挑选电阻婚配的体例也有多种,包含源端端接和并行端接等,按照不同的电路挑选不同的体例.在布线战略上也能够或许挑选不同的体例:菊花型、星型、自界说型,每种体例都有其优毛病谬误,能够或许按照不同的电路仿真成果来肯定详细的挑选体例.

 

  2.1.5 旌旗灯号提早(delay)

  电路中只能按照划定的时序领受数据,太长的旌旗灯号提早能够或许致使时序和功效的紊乱,在低速的系统中不会有题目,可是旌旗灯号边缘速度加速,时钟速度进步,旌旗灯号在器件之间的传输时辰和同步时辰就会延长.驱动过载、走线太长城市激发延时.必须在愈来愈短的时辰估算中要知足统统门延时,包含成立时辰,坚持时辰,线提早和偏斜. 因为传输线上的等效电容和电感城市对旌旗灯号的数字切换发生提早,加上反射激发的振荡缭绕,使得数据旌旗灯号不能知足领受端器件精确领受所须要的时辰,从而致使领受毛病.在Cadence的旌旗灯号仿真软件中,将旌旗灯号的提早也放在反射的子参数中怀抱,有SettLEDelay、Switchdelay、Propdelay.此中前两个与IBIS模子库中的测试负载有关, 这两个参数能够或许经由进程驱动器件和领受器件的用户手册参数获得, 能够或许将它们与仿真后的Settledelay、Switchdelay加以比拟,若是在Slow情势下获得的Switchdelay都小于计较获得的值,并且在Fast的情势下获得的Switchdelay的值都大于计较获得的值,就能够或许得出咱们真正须要的两个器件之间的时延规模Propdelay.在详细器件布放的时辰,若是器件的地位不适合,在对应的时延表中那局部会显现白色,当把其地位调剂适合后将会变成蓝色,表现旌旗灯号在器件之间的延时已知足Propdelay划定的规模了.

  2.2 电磁兼容性(Electro Magnetic Compatibility)设想

  电磁兼容包含电磁搅扰和电磁忍耐,也便是适量的电磁辐射和对电磁辐射的敏感水平两个方面. 电磁搅扰有传导搅扰和辐射搅扰两种.传导搅扰是指以电流的情势经由进程导电介质把一个电收集上的旌旗灯号传导到另外一个电收集,PCB中首要表现为地线噪声和电源噪声.辐射搅扰是指旌旗灯号以电磁波的情势辐射进来,从而影响到另外一个电收集.在高速PCB及系统设想中,高频旌旗灯号线、芯片的引脚、接插件等都能够或许成为具备天线特征的辐射搅扰源.对EMC的设想按照设想的首要机能够或许分为四个条理:器件和PCB级设想,接地系统的设想,屏障系统设想和滤波设想.此中的前两个为首要,器件和PCB级设想首要包含有源器件的挑选、电路板的层叠、规划布线等.接地系统的设想首要包含接地体例、地阻抗节制、地环路和屏障层接地等.在Cadence的仿真东西中,电磁搅扰的仿真参数能够或许设置在X、Y、Z三个标的目的上的间隔、频次的规模、设想余量、适合标准等.此仿真属于后仿真,首要查验是不是适合设想请求,是以,在做后期任务时,咱们还须要按照电磁搅扰的现实去设想,凡是的做法是将节制电磁搅扰的各项设想法则利用到设想的每一个关头,实此刻各个关头上的法则驱动和节制.

  2.3 电源完全性(Power integrity)设想

  在高速电路中, 电源和地的完全性也是一个很是首要的身分, 因为电源的完全性和旌旗灯号的完全性是紧密亲密相干的.在大大都环境下,影响旌旗灯号畸变的首要缘由是电源系统.如:地反弹噪声太大、去耦合电容设想不适合、多电源或地立体地朋分不好、地层设想不公道、电流分派不均等城市带来电源完全性方面的题目,激发旌旗灯号的畸变而影响到旌旗灯号的完全性.处置的首要思绪有肯定电源分派系统,将大尺寸电路板朋分成几块小尺寸板,按照地立体反弹噪声(Ground Bounce)(简称地弹)肯定去耦电容,和着眼于全数PCB板斟酌等几个方面.

  在电路中有大的电流涌动时会激发地弹,如大批芯片的输入同时开启时,将有一个较大的瞬态电流在芯片与板的电源立体流过,芯片封装与电源立体的电感和电阻会激发电源噪声,如许会在真实的地立体上发生电压的动摇和变更,这类噪声会影响别的元器件的举措.设想中减小负载电容、增大负载电阻、减小地电感、削减器件同时开关的数量均能够或许削减地弹.因为地电立体朋分,比方地层被朋分为数字地、摹拟地、屏障地等,当数字旌旗灯号走到摹拟地线地区时,就会发生地立体回流噪声.同时按照选用的器件不同,电源层也能够或许会被朋分为几种不同电压层,此时地弹和回流噪声更需出格存眷.在电源完全性的设想中电源分派系统和去耦电容的挑选很首要.普通使得电源系统(电源和地立体)之间的阻抗越低越好.能够或许经由进程划定大的电压和电流变更规模来肯定咱们但愿到达的方针阻抗,而后经由进程调剂电路中的相干身分使电源系统各局部的阻抗与方针阻抗迫近.对去耦电容,必须斟酌电容的寄生参数,定量的计较进来耦电容的个数和每一个电容的容值和详细安排地位,尽能够做到电容一个未几,一个不少.在Cadence仿真东西中,将接地反弹称为同步开关噪声(Simultaneous switch noise)。在仿真时将电源间的寄生电感、电容和电阻, 和器件封装的寄生电感、电容和电阻都做斟酌,成果比拟适合现实环境.还能够或许按照系统利用的电路范例与任务频次,设置好希冀的相干目标参数后,计较出适合的电容巨细和佳的布放地位,设想具备低阻抗的接地回路来处置电源完全性题目。

  3 高速PCB的设想方式

  3.1 传统的设想方式

  如图1是传统的设想方式,在后测试之前,不做任何的处置,根基都是依托设想者的经历来完成的.在对样机测试查验时才能够或许查找到题目,肯定题目缘由.为了处置题目,很能够或许又要重新起头设想一遍.不管是从开辟周期仍是开辟本钱上看,这类首要依靠设想者经历的方式不能知足古代产物开辟的请求,更不能顺应古代高速电路高庞杂性的设想.以是必须借助进步前辈的设想东西来定性、定量的阐发,节制设想流程.

  3.2 Cadence设想方式

  此刻愈来愈多的高速设想是接纳一种有益于加速开辟周期的更有用的方式.先是成立一套知足设想机能目标的物理设想法则,经由进程这些法则来限定PCB规划布线.在器件装置之前,先停止仿真设想.在这类假造测试中,设想者能够或许对照设想目标来评价机能.而这些关头的条件身分是要成立一套针对机能目标的物理设想法则,而法则的根本又是成立在基于模子的仿真阐发和精确展望电气特征之上的,以是不同阶段的仿真阐发显得很是首要.Cadence软件针对高速PCB的设想开辟了本身的设想流程,如图2它的首要思惟是用好的仿真阐发设想来防备题目的发生,尽能够在PCB建造前处置统统能够或许发生的题目.与左侧传统的设想流程比拟,首要的不同是在流程中增添了节制节点,能够或许有用地节制设想流程.它将道理图设想、PCB规划布线和高速仿真阐发集成于一体,能够或许处置在设想中各个关头存在的与电气机能相干的题目.经由进程对时序、信噪、串扰、电源规划和电磁兼容等多方面的身分停止阐发,能够或许在规划布线之前对系统的旌旗灯号完全性、电源完全性、电磁搅扰等题目作优的设想.

  

 

  图1 传统高速设想流程图 2 Cadence高速设想流程

  4 结语

  高速PCB设想是一个很庞杂的系统工程,只要借助于那些不只能计较设想顶用到的每一个元器件的物理特征和电气特征的影响及其彼此感化,还必须能从设想的PCB中主动提取和成立模子,并且具备供给对现实设想操纵发生静态特征描写的仿真器等壮大功效的EDA软件东西,才能更周全地处置以上旌旗灯号完全性、电磁搅扰、电源完全性等题目.在详细设想进程中,在横向上请求各局部的设想职员通力协作,在纵向上请求设想的各个阶段综合斟酌,把设想和仿真贯串于全数设想进程,完成进程的可控性,详细目标的量化.只要如许才能做到高效的设想.

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